Laufzeitoptimierung eines Simulators für parallele Netzwerkprozessoren

Studienarbeit, Michael Brinkmann, Oktober 2006

Zur Entwurfsraumexploration für Netzwerkprozessoren im Rahmen des GigaNetIC-Projektes wurden ein spezieller Compiler und zusätzlich ein Simulator entwickelt, der zurzeit vier parallele S-Cores simuliert. Die Architektur des Prozessors ist hierbei nicht direkt in den Übersetzer und den Simulator eingebaut, sondern es werden die betreffenden Bestandteile aus der Prozessorbeschreibungssprache UPSLA generiert.

Im Prinzip arbeitet der Simulator wie ein gewöhnlicher Interpreter, wobei im Unterschied zu einem Interpreter durch den Simulator zusätzliche Daten während der Programmausführung erhoben werden. Diese statistischen Daten enthalten unter anderem die benötigten Taktzyklen sowie die Häufigkeit der einzelnen zur Verfügung stehenden Maschinenbefehle. Aufgrund dieser Daten ist es möglich, einerseits die auszuführende Software zu verbessern, andererseits aber auch den Befehlssatz des Prozessors zu optimieren.

Ziel dieser Studienarbeit war eine Laufzeitanalyse, um Programmstellen innerhalb des Simulators zu finden, an denen übermäßig viel Zeit verbraucht wird. Weiter ist untersucht worden, in wie weit die bekannten Methoden zur effizienten Implementierung von Interpretern auf den generierten Simulator übertragbar sind, um dessen Simulationsgeschwindigkeit zu steigern.

Genauere Informationen finden Sie in der Ausarbeitung.

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